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4 – Interface Timing
Specifications
Memory Write Timing – Asynchronous Mode
CLK
ADDRLAT
MEMREQn
MEMGNTn
MEMCEN
MEMDEN
MEMCSn
MEMADDR
MEMOPER
MEMDOUT
Valid Address
Valid Operation
Valid Data
MEMWRn
MEMWAITn
Figure 4-1 ? Memory Write Timing – Asynchronous Mode
Table 4-1 ? Memory Write Timing
Parameter
T pwWR
T pdGNT
T suDATA
T suADDR
T hdDATA
T hdADDR
T suWAIT
Description
Write pulse width (no wait states)
Maximum delay from MEMREQn to MEMGNTn active
Data setup time to MEMWRn LOW
Address setup time to MEMWRn LOW
Data hold time from MEMWRn HIGH
Address hold time from MEMWRn HIGH
Wait setup to rising clock edge
Revision 3
Time
1 clock cycle
12.0 μs
1 clock cycle
1 clock cycle
1 clock cycle
1 clock cycle
1 clock cycle
21
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